全球領先的創新半導體公司意法半導體，攜多篇獨創論文和合著論文參加日前在加州舊金山舉行的DAC 2009（設計自動化國際研討會）。在復雜系統級芯片（SoC）的3D疊裝、物理設計、系統級芯片設計和IC可靠性領域，意法半導體的設計方法與自動化取得眾多新進展，成為關注重點。
在DAC 2009“管理日”專題研討會上，意法半導體中央CAD及設計解決方案部總經理Philippe Magarshack發布論文《3-D疊裝：消費電子系統級芯片的發展機遇與趨勢》，這篇論文探討一項很有前景的3-D集成技術，具有更高的晶體管密度、更快的連接速度、異類技術集成、更低功耗和成本、更短的產品上市時間等優點，這項技術可望把摩爾定律發展勢頭延續到產業發展的下一個十年期。不過，3-D集成也需克服一些挑戰：此項技術需要一系列新功能，包括制程、架構、設計方法和工具，以及在消費電子應用3-D芯片量產之前的測試解決方案的開發。
意法半導體還發布幾份有關物理設計和系統級設計的論文，包括對架構級設計和功率估算技術的探討，以及有關IP重用的設計自動化問題。
意法半導體的工程師在一篇論文中探討在極短的期限內設計差異化系統級芯片衍生產品的必要性。該論文介紹設計創造向更高水平的抽象層的遷移方法，簡要介紹ESL（電子系統級）設計方法，以解決半導體工業中日益增加的挑戰性設計難題。此外，該論文還圍繞功率性能和芯片面積兩個主題探討最佳的設計方案。
另外一篇論文將探討意法半導體的工程師如何利用SPIRIT（在工具流程內封裝、集成和復用IP所使用的結構）聯盟的IP-XACT標準，通過設計自動化使IP被重新使用，為意法半導體（與飛思卡爾合作）的開發項目提供系統級芯片集成解決方案，以快速開發新系列的32位車用微控制器。
另一篇論文的主題是數字消費電子IC的設計效率的改進方法。意法半導體的工程師提出，讓前工序設計人員創建架構級的系統級芯片，以便提前透析在設計獲取階段存在的潛在設計實現問題。
對于無線通信和固話應用，電源管理也是一個日益重要的問題。意法半導體工程師介紹一個架構級的功率規劃和估算系統，以應對在便攜產品中維護和延長電池使用周期所需克服的挑戰。
意法半導體的工程師還在兩篇論文中探討測試和可靠性問題。一篇論文介紹用于多電壓設計和ATPG（自動測試向量生成）的低功耗DFT（可測試性設計）流程。第二篇論文探討能夠降低EMI（電磁干擾）、創建非常穩健的車用IC設計的方法。
關于DAC 2009和意法半導體的論文，更多信息請訪問http://www.dac.com/46th/index.aspx �！�