［加州圣荷塞及中國上海，2006年9月7日］Cadence 設計系統公司與中芯國際集成電路制造有限公司（SMIC）今天宣布，兩家公司已經聯合開發出低功耗數字設計參考流程，支持SMIC先進的90納米工藝技術。該設計參考流程包含對Cadence® Encounter®時序系統的支持，以滿足設計師為計算機、消費電子、網絡及無線產品市場開發集成電路越來越高的需求。
該設計參考流程結合了Cadence Encounter數字IC設計平臺和Cadence可制造性設計(DFM）技術，攻克了低功耗、復雜的層次設計、時序及信號集成（SI）簽收等納米設計的挑戰。該設計參考流程使用SMIC的90納米工藝技術進行開發，通過了樣品設計驗證。Cadence作為最早與SMIC合作的電子設計自動化公司之一，與SMIC一起推出了90納米Encounter低功耗系統級芯片設計參考流程。Cadence的新技術如Encounter時序系統已結合到該流程中，用于靜態時序分析（STA）簽收。
“與Cadence的合作幫助我們達成繼續推動中國和全球半導體市場發展的目標。”SMIC設計服務部副總裁歐陽雄說，“作為復雜低功耗及數字設計解決方案的領導者，Cadence提供了獨特的技術與專業知識，設計了這一參考設計流程。這一90納米SMIC低功耗參考設計流程，有Encounter時序系統及其它來自Cadence的尖端數字IC設計技術推動，加上SMIC的工藝技術，將確保我們的客戶獲得極高的質量和生產力，并提供了更快、更有效、風險更低的投片方式。”
這套“SMIC-Cadence設計參考流程”是一套完整的Encounter低功耗系統級芯片設計參考流程，其重點在于90納米系統級芯片（SoC）的高效能源利用。它對功耗問題的優化貫穿了所有必要的設計步驟，包括邏輯綜合、模擬、測試設計、等價性檢驗、芯片虛擬原型、物理實現和完成簽收分析。Encounter低功耗流程是業界首個為現代系統級芯片節能需求而設計的完整的低功耗解決方案之一。設計、實現和驗證技術完整結合，讓設計師的工作效率大大提升。該設計參考流程采用了Cadence Encounter以連線為首要考量的連續收斂方法，讓設計師可以迅速得到可行的網表和虛擬原型，在設計周期的初期就可以分析及優化功耗、時序、SI和布線。
此外，該流程為設計師提供了一個全面的平臺，強調快速、精確與自動時序、功耗與SI收斂，提高了Encounter的低功耗性能。它解決了層次模塊分割、物理時序優化、3-D RC提取、電壓降、泄漏和動態功耗優化、信號干擾故障和延遲分析等問題。該流程讓設計師可以用系統性的、可預測的方式進行設計和優化，得到最高質量的芯片。
“我們很高興與SMIC合作推出基于90納米工藝技術的參考設計流程。”Cadence產業聯盟業務發展部副總裁Mike McAweeney說。“我們與SMIC的合作讓我們的客戶在設計鏈上又有了一個重要的關聯，保證了從概念到投片的整個設計鏈的可制造性考量。它照顧了中國越來越多的制造廠和設計公司的需求，而他們一直依賴于Cadence的數字IC設計流程。”
SMIC-Cadence低功耗數字設計參考流程是創造次130納米的節能系統級芯片的起點。該流程融合了Cadence的多種獨創技術，包括優化功耗的設計流程、Encounter時序系統、Encounter RTL編譯器全局優化、Encounter低功耗系統級芯片參考設計流程、Cadence提取技術、搭配PowerMeter功能的VoltageStorm® 功耗分析以及CeltIC® 納米延時計算器（NDC），使用高度精確的有效電流源延時模型（ECSM），降低了低功耗消費應用電子產品的擴產時間。
該設計參考流程結合了Cadence Encounter數字IC設計平臺和Cadence可制造性設計(DFM）技術，攻克了低功耗、復雜的層次設計、時序及信號集成（SI）簽收等納米設計的挑戰。該設計參考流程使用SMIC的90納米工藝技術進行開發，通過了樣品設計驗證。Cadence作為最早與SMIC合作的電子設計自動化公司之一，與SMIC一起推出了90納米Encounter低功耗系統級芯片設計參考流程。Cadence的新技術如Encounter時序系統已結合到該流程中，用于靜態時序分析（STA）簽收。
“與Cadence的合作幫助我們達成繼續推動中國和全球半導體市場發展的目標。”SMIC設計服務部副總裁歐陽雄說，“作為復雜低功耗及數字設計解決方案的領導者，Cadence提供了獨特的技術與專業知識，設計了這一參考設計流程。這一90納米SMIC低功耗參考設計流程，有Encounter時序系統及其它來自Cadence的尖端數字IC設計技術推動，加上SMIC的工藝技術，將確保我們的客戶獲得極高的質量和生產力，并提供了更快、更有效、風險更低的投片方式。”
這套“SMIC-Cadence設計參考流程”是一套完整的Encounter低功耗系統級芯片設計參考流程，其重點在于90納米系統級芯片（SoC）的高效能源利用。它對功耗問題的優化貫穿了所有必要的設計步驟，包括邏輯綜合、模擬、測試設計、等價性檢驗、芯片虛擬原型、物理實現和完成簽收分析。Encounter低功耗流程是業界首個為現代系統級芯片節能需求而設計的完整的低功耗解決方案之一。設計、實現和驗證技術完整結合，讓設計師的工作效率大大提升。該設計參考流程采用了Cadence Encounter以連線為首要考量的連續收斂方法，讓設計師可以迅速得到可行的網表和虛擬原型，在設計周期的初期就可以分析及優化功耗、時序、SI和布線。
此外，該流程為設計師提供了一個全面的平臺，強調快速、精確與自動時序、功耗與SI收斂，提高了Encounter的低功耗性能。它解決了層次模塊分割、物理時序優化、3-D RC提取、電壓降、泄漏和動態功耗優化、信號干擾故障和延遲分析等問題。該流程讓設計師可以用系統性的、可預測的方式進行設計和優化，得到最高質量的芯片。
“我們很高興與SMIC合作推出基于90納米工藝技術的參考設計流程。”Cadence產業聯盟業務發展部副總裁Mike McAweeney說。“我們與SMIC的合作讓我們的客戶在設計鏈上又有了一個重要的關聯，保證了從概念到投片的整個設計鏈的可制造性考量。它照顧了中國越來越多的制造廠和設計公司的需求，而他們一直依賴于Cadence的數字IC設計流程。”
SMIC-Cadence低功耗數字設計參考流程是創造次130納米的節能系統級芯片的起點。該流程融合了Cadence的多種獨創技術，包括優化功耗的設計流程、Encounter時序系統、Encounter RTL編譯器全局優化、Encounter低功耗系統級芯片參考設計流程、Cadence提取技術、搭配PowerMeter功能的VoltageStorm® 功耗分析以及CeltIC® 納米延時計算器（NDC），使用高度精確的有效電流源延時模型（ECSM），降低了低功耗消費應用電子產品的擴產時間。
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本文鏈接：CADENCE與中芯國際提供90納米低
http:www.mangadaku.com/news/2006-9/20069884314.html
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文章標簽： CADENCE/中芯國際/90納米低功
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